مهندس ارشد طراحی FPGA

مسئولیت کلی

طراحی، توسعه، پیاده‌سازی، بهینه‌سازی، شبیه سازی، تست، دیباگ سخت افزاری، مستندسازی و پشتیبانی سیستم‌های دیجیتال پیچیده مبتنی بر FPGA. طراحی معماری، هدایت فنی تیم، کاهش ریسک‌های طراحی و تضمین کیفیت نهایی محصول.

ماموریت

طراحی کد RTL به زبان Verilog یا VHDL و قیود زمانی (Timing constraints) برای FPGA های سری 7 و Ultrascale شرکت AMD/Xilinx. 
توانایی شبیه سازی (Behavioral Simulation) و دیباگ سخت افزاری به کمک chipscope/ILA
آشنایی با Altium Designer  

مسئولیت‌های فنی: ( طراحی و پیاده‌سازی )

1-طراحی RTL 
طراحی RTL به یک از زبان های زیر در محیط Vivado VHDL 
Verilog 
پیاده‌سازی: الگوریتم ها و Ipcore های پردازشی نظیر FIR Filter، FFT و درک کامل از پردازش سیگنال 
تکنیک Pipeline و آشنا با تکنیک های Reducing Fanout و Retiming 
Device primitives نظیر IDDR،ODDR ، FIFO، DSP48E1، IODELAY 
محاسبات 2’s complement برای پیاده سازی الگوریتم های پردازشی 
تکنیک های Clock Domain Crossing 
اینترفیس های LVDS و SERDES برای A/D و D/A های پرسرعت 
 Fault tolerant 
MMCM/PLL Configuration and Clock Buffers 
اسکریپت های کنترل Timing و قیود مکانی در XDC 

2-طراحی معماری FPGA و سیستم

آشنایی با معماری داخلی FPGA های سری 7 و Ultrascale
مشارکت فعال در تعریف: معماری کل سیستم دیجیتال 
Dataflow  و Control Flow 
انتخاب FPGA/SoC مناسب  
تعیین  Clock Distribution Tree و تحلیل و آنالیز درخت توزیع کلاک
طراحی Multi‑Clock و Multi‑Domain systems

3-پیاده سازی اینترفیس‌ها و ارتباطات

• تجربه پیاده سازی پروتکل‌ها و رابط‌ها

AXI / AXI‑Lite / AXI‑Stream
SPI / I2C / UART
Ethernet (10/100/1G/10G)
اینترفیس های سریال پرسرعت نظیر JESD204B/C
طراحی کنترلر یا استفاده از IP برای: DDR2 / DDR3 / DDR4 
QDR SRAM 
NOR / NAND / SPI Flash 

4-شبیه‌سازی، تست و اعتبارسنجی (Verification)

شبیه‌سازی
نوشتن Testbench حرفه‌ای
Functional simulation
Post-Implementation timing and functional Simulation

دیباگ سخت‌افزاری
استفاده از: ILA / Chipscope 
Debug In‑System 

5-ابزارها (Toolchain & Flow)

Vivado / Vitis
ModelSim / Vivado Simulator
آشنایی با HLS
Git

6-آشنایی با SoC-ZYNQ

کار با FPGAهای دارای پردازنده: Zynq 
Zynq UltraScale+ 
HW/SW Design procedure

7-مستندسازی

تهیه مستندات
 
نقش رهبری فنی (Senior Level)

Code Review سایر مهندسان
منتورینگ Junior/Mid FPGA Engineers
مشارکت در برآورد زمان و ریسک پروژه
کمک به تصمیم‌گیری‌های کلیدی فنی
 
شرایط احراز: ( فنی )

حداقل 5 سال تجربه عملی FPGA
تسلط عمیق بر طراحی RTL و Timing
درک کامل از: Digital Design Concepts 
FPGA Architecture 
آشنایی با مفاهیم پردازش سیگنال 
آشنایی با روال طراحی سخت افزار